เช่นเดียวกับ บริษัท EDA, IP และ SoC DAC ในปีนี้โดดเด่นด้วยจำนวนอุตสาหกรรมที่ส่งเสริมตราสินค้าเทคโนโลยีและกำหนดมาตรฐานที่อุตสาหกรรมควรปฏิบัติตาม

Accellera การออกแบบการสร้างแบบจำลองและการยืนยันระดับมาตรฐานของร่างกายได้เชื่อมโยงกับ บริษัท ชั้นนำในอุตสาหกรรมต่างๆโดยมีการประกาศเกี่ยวกับมาตรฐาน EDA และมาตรฐาน IP

Lu Dai ผู้อำนวยการอาวุโสฝ่ายวิศวกรรมของ Qualcomm และ Accellera กล่าวว่าภารกิจของ Accellera คือการจัดเตรียมภาษาแพลตฟอร์มเพื่อปรับปรุงการออกแบบและการตรวจสอบและการผลิตผลิตภัณฑ์อิเล็คทรอนิคส์กล่าวโดย Lu Dai ผู้อำนวยการอาวุโสด้านวิศวกรรมที่เก้าอี้ Qualcomm และ Accellera เมื่อประกาศผลการทดสอบ Portable Test และ Stimulus Standard (PSS) 1.0 ซึ่งได้รับอนุมัติแล้ว โดยองค์กร

ข้อกำหนด - สามารถดาวน์โหลดได้ฟรี - ช่วยให้ผู้ใช้สามารถระบุเจตนาและพฤติกรรมการตรวจสอบได้ครั้งเดียวและใช้ข้อมูลเหล่านี้ในการใช้งานและแพลตฟอร์มต่างๆ

มาตรฐานใหม่พร้อมใช้งานทันที ดาวน์โหลด ฟรี.

ผู้ใช้จำนวนมากในระดับต่างๆของการรวมกันและภายใต้การกำหนดค่าที่แตกต่างกันเพื่อสร้างจำลองการจำลอง FPGA และการใช้งานโพสต์ซิลิคอนสามารถใช้แทนตัวกระตุ้นเดียวและสถานการณ์การทดสอบสำหรับการทดสอบและการวัดความครอบคลุมของ SoC สำหรับการตรวจสอบฮาร์ดแวร์และซอฟต์แวร์

Dai เชื่อว่ามาตรฐานนี้จะมีผลกระทบอย่างมากต่ออุตสาหกรรมเนื่องจากเป็นการเปลี่ยนโฟกัสจากการตรวจสอบระดับระบบและเพิ่มประสิทธิภาพการทำงานของนักออกแบบโดยสามารถใช้ข้อกำหนดการทดสอบหนึ่งซึ่งเป็นแบบพกพาในหลายแพลตฟอร์มสำหรับการออกแบบและการตรวจสอบ

มาตรฐานกำหนดภาษาเฉพาะโดเมนและมาพร้อมกับการประกาศระดับชั้น C ++ แบบชัด ๆ และสร้างการแสดงเดียวของการกระตุ้นและทดสอบตามภาษาโปรแกรมเชิงวัตถุภาษาตรวจสอบฮาร์ดแวร์และภาษาแบบจำลองพฤติกรรม ผลงานนี้สามารถใช้โดยทีมงานออกแบบทั้งจากด้านการตรวจสอบการทดสอบและการออกแบบและภายใต้การกำหนดค่าที่แตกต่างกันและเลือกเครื่องมือที่ดีที่สุดจากซัพพลายเออร์ที่แตกต่างกันสำหรับการตรวจสอบความต้องการ มาตรฐานใช้โครงสร้างดั้งเดิมสำหรับการไหลของข้อมูลการทำงานพร้อมกันและการซิงโครไนซ์ความต้องการทรัพยากรและสถานะและการเปลี่ยน

ที่ DAC, จังหวะ ประกาศว่า ตัวตรวจสอบระบบ Perspec ออกแบบเครื่องมือรองรับมาตรฐาน Portable Test และ Stimulus ส่วนหนึ่งของ ตรวจสอบ ชุดเครื่องมือจะทำให้สามารถปิดฝาครอบ SoC ของยานยนต์โทรศัพท์มือถือและเซิร์ฟเวอร์และอ้างสิทธิ์ในการปรับปรุงประสิทธิภาพการทดสอบระดับระบบด้วยปัจจัยที่ 10

ตัวตรวจสอบระบบ Perspec ให้แนวทางแบบอิงค์ที่เป็นนามธรรมสำหรับการกำหนดกรณีการใช้งาน SoC จากแบบจำลอง PSS และใช้แผนภาพกิจกรรมของ Unified Modeling Language (UML) เพื่อสร้างภาพการทดสอบที่สร้างขึ้น

การทดสอบ Perspec System Verifier เหมาะสำหรับแต่ละเครื่องมือใน Verification Suite ได้แก่ การจำลองแบบลอจิกแบบ Cadence Xcelium Parallel, แพลตฟอร์ม Emulation Palladium Z1 Enterprise และแพลตฟอร์ม Prototyping Protium S1 FPGA เครื่องมือนี้ยังทำงานร่วมกับแพลตฟอร์ม Signoff แบบเมตริกที่ขับเคลื่อนด้วยเมตริกของ บริษัท เพื่อรองรับความครอบคลุมของการใช้งานใหม่ใน PSS สร้างการทดสอบที่สามารถใช้ Verification IP (VIP) เพื่อให้สามารถนำเนื้อหาการยืนยันไปใช้ใหม่ผ่านวิธีการ PSS เพื่อเร่งการตรวจสอบ SoC

บริษัท อื่นที่สนับสนุน PSS คือ ที่ปรึกษา. บริษัท ที่กำลังจะเปิดตัวเครื่องมือ QuestA inFact จะสนับสนุนมาตรฐานดังกล่าว (บริษัท บริจาคเทคโนโลยี QuestA inFact ให้แก่องค์กรในปีพ. ศ. 2557 และถือเป็นพื้นฐานของมาตรฐานดังกล่าว)

เชื่อว่า PSS จะเพิ่มการรับเลี้ยงบุตรบุญธรรม (AI), การสื่อสารแบบไร้สาย 5G และการขับขี่แบบอิสระ (autonomous driving)

Questa inFact ใช้การเรียนรู้ด้วยเครื่องจักรและเทคนิคการทำเหมืองข้อมูลเพื่อเพิ่มประสิทธิภาพการผลิตได้ถึง 40 เปอร์เซ็นต์ Mentor กล่าวและในหลาย ๆ ขั้นตอนของการพัฒนา IC วิศวกรด้านการตรวจสอบสามารถบรรลุความครอบคลุมในระดับที่สูงขึ้นในเวลาที่น้อยลงในขณะที่วิศวกรด้านการตรวจสอบสามารถรวมฮาร์ดแวร์และซอฟต์แวร์และวิศวกรทดสอบสามารถวิเคราะห์และเพิ่มประสิทธิภาพการทดสอบการถดถอยได้ Mark Olen, ผู้จัดการฝ่ายการตลาดผลิตภัณฑ์กลุ่มเมนเทอร์ IC Verification Solutions กล่าว

บริษัท ได้รับการปรับแต่งเครื่องมือเพื่อให้สอดคล้องกับ PSS เนื่องจากได้มีการพัฒนาและได้เพิ่มการใช้เครื่องจำแนกประเภทที่ใช้กับเทคโนโลยี Questa inFact ตามกราฟเพื่อให้สามารถกำหนดสถานการณ์ที่ยังไม่ได้รับการยืนยัน ซึ่งช่วยเพิ่มความเร็วในการบรรลุเป้าหมายในระดับ IP block และช่วยเพิ่มประสิทธิภาพในการทดสอบโลหะเปลือยที่ระดับ IC เครื่องมือจะเรียนรู้จากภาพจำลองที่ต่อมาในระหว่างการจำลองหรือการเลียนแบบ

การประยุกต์ใช้เทคโนโลยีการทำเหมืองข้อมูลจะขยายการใช้มาตรการกระตุ้นแบบพกพาเกินกว่าการตรวจสอบ เครื่องมือนี้ช่วยให้เครื่องมือสามารถรวบรวมและเชื่อมโยงกิจกรรมระดับการทำธุรกรรมเพื่อกำหนดลักษณะพารามิเตอร์ประสิทธิภาพการออกแบบ IC เช่นประสิทธิภาพการกำหนดเส้นทางและแบนด์วิดท์ระดับแฝงระดับระบบความสอดคล้องของแคชประสิทธิภาพของอนุญาโตตุลาการการดำเนินการนอกคำสั่งและประสิทธิภาพ opcode นอกจากนี้ยังสามารถวิเคราะห์และเพิ่มประสิทธิภาพสภาพแวดล้อมการทดสอบการถดถอยเพื่อหลีกเลี่ยงความจำเป็นในการจำลองและการจำลองรอบ

เครื่องมือนี้สามารถใช้ในการสร้างสถานการณ์การทดสอบ UVM SystemVerilog สำหรับการครอบคลุมการทำงานที่ระดับบล็อก IP ด้วยเครื่องจำลอง Questa จากนั้นให้ใช้รูปแบบการทดสอบใหม่เพื่อสร้างการทดสอบ C / C ++ สำหรับการสร้างการเข้าชมที่การตรวจสอบระดับ IC ด้วยโปรแกรมจำลอง Veloce ของ บริษัท . นอกจากนี้ยังสามารถใช้ในการสร้างโค้ดแอสเซมบลีที่ระดับระบบสำหรับการตรวจสอบชุดคำสั่งและสถานการณ์ C / C ++ สำหรับการสำรวจทางสถาปัตยกรรมด้วยระบบต้นแบบเสมือน Vista เมื่อใช้กับ Catalyst ของ Catalyst ของ Synthesis ชุดเครื่องมือนี้จะสามารถสร้างสถานการณ์ C / C ++ ก่อนและการทดสอบ RTL หลังจากการสังเคราะห์พฤติกรรม